动态随机存储( dynamic random access memory, DRAM)作为典型的半导体器件在进化迭代到 20 nm以下时, 对刻蚀工艺和设备带来了各种各样的挑战。对于介质刻蚀工艺 的挑战主要来源于图案的小尺寸、高深宽比和多样性，设备的挑战主要来源于对机台稳定性和晶圆均匀性更加严苛的要求。 本文从基本概念出发，引出 DRAM 介质刻蚀工艺 和 设备发展的现状，最终对介质刻蚀的未来发展趋势做出展望。

DRAM 以电容( capacitor,Cap) 作为存储单位,通过不断地充放电刷新来实现读写存储功能。电容一端接地,另外一端接晶体管 ( transistor, Trans ) 的源极( source) ; Trans 由字线 ( wordline, WL ) 和主动区( active area , AA ) 共同构成, WL 相当于传递门( gate) ,是读写即充放电的开关;Trans 的漏极( drain)连着位线( bitline ,BL) ,BL 是读写的通道,充放电的电荷都由 BL 导走。

传统的 DRAM 一般是由两根平行的 WL 和1 根 BL 共同管控 1 个主动区和 2 个 电容。BL 和 WL 相互垂直,同时与 AA 成一定角度;BL 在 AA 上方, 20 nm 以下都是埋藏字线 ( buried wordline, BWL ) ; AA 两 端 上方分别有一个电容单元,构成 DRAM 存储区最小单元。

DRAM 结构分为存储阵列( cell) 和外围区 ( periphery) 。 存储区包括前段工艺( front end of line, FEOL) 的 AA、WL、BL,中段工艺( middle end of line, MEOL) 的 BL、电容接触孔 ( capacitor contact, CC ) 、着陆电板 ( landing lad,LP ) 和存储段( CELL)的电容孔。外围区主要是驱 动 器 和 放 大 器。 存 储 区 的 WL和 BL 延 伸 出 来 与 外 围 接 触 孔 ( periphery contact,PC) 底 端 相 连, PC 底 端 还 连 接 着 外 围 传 递 门( periphery gate, PG ) 和外围区的 AA, PC 的顶端连接金属( landing metal, LM) ,LM 向上继续连接金属接触孔( metal contact, MC) ,MC 底端连接存 储 阵 列区的电 容 上 电 极, MC再向上就是后段工艺 ( back end of line, BEOL) 连线布局了。

BEOL 连线包括槽 ( trench) 、通孔 ( via) 和平板( PAD)。Trench/Via 不同世代层数不尽相同, 一般为2~4 层。大部分Trench/Via 都是 Cu 线工艺,顶层 Trench 和 PAD是 Al 工艺。

大规模集成电路制造工艺流程如下：薄膜沉积( thin film ) → 光刻 ( Photo ) → 刻蚀 ( etch ) → 清洗( clean) → 金属沉积 ( deposition ) → 化学机械研磨( chemical mechanical polishing,CMP ) 。

光刻是形成微观图案 ( pattern) 的首要步骤,刻蚀是实现图形转移的关键过程。 随着器件尺寸越来越小, 光刻面临越来越严峻的挑战。为了获得更小尺寸的图案，光刻机光源波长越来越小: G line ( 436 nm ) > I line ( 365 nm ) > KrF( 248 nm) >ArF ( 193 nm) > EUV ( 13. 5 nm ) 。 值得一提的是,在光刻技术制约的前提下,业界发展了自对准多重图形技术 , 依次是两重 ( self-aligned double patterning, SADP ) 、 四重 ( self-aligned quarter patterning, SAQP ) 。 

基于 DRAM 的结构设计,受限于光刻技术的发展速度,20 nm 以下 DRAM的刻蚀图形转移非常复杂,涉及相当多的不同方向的自对准多重图形技术,既充满挑战,又充满趣味性。AA loop 的SAQP 图形转移过程：第一次图形曝光，第二次图形core etch1 > ALD1 > spacer etch1, 再重复一次 coreetch2>ALD2>spacer etch2。 接下来,就是对 spacer 进行切分,分成一个个独立的掩膜 ( mask) 进一步向下转移图形。 AA loop 图形转移涉及到的刻蚀材料有光阻( photo resist, PR) 、抗反射层( bottom anti-reflective coatings, BARC/dielectric anti-reflective coatings,DARC) 、无定形碳( amorphous carbon, ACL) 、SiO2 、无定型 Si 和单晶 Si。

半导体刻蚀是一个非常复杂的过程,涉及化学、物理、材料、流体、机械等基础学科。本文 从 DRAM架构出发,分别介绍了 DRAM 刻蚀工艺以及对应的介质刻蚀设备。重点阐述 20 nm 以 下 DRAM 介质刻蚀工艺挑战,包括小孔刻蚀均匀度,深孔刻蚀形貌和底部变形以及沟槽刻蚀的粗糙度等。提出未来介质刻蚀设备的发展方向,包括低成本设备的清 洁 和零部件损耗,低功率设备的腔室均匀度和快速响应能力以及高功率设备的气体和电源的开发。当前中国在集成电路领域面临着从原材料、装备到电子设计自动化工具一系列 “ 卡脖子 ” 的问题。在半导体行业逆全球化的环境下,建议产业链内不同环节跨专业深度交流,与业内人士分享经验和观点。 例如,DRAM存 储阵列区涉及相当复杂的多重图形和多层 掩 膜 图 形 转 移 技 术,非 常 考 验 多项工艺整合和单项工艺设备的搭配性,需 要协调制造环节、设备环节的技术适配性。