在半导体中，良率是指无缺陷合格品的比例。它是以一片晶圆上设计的 IC 芯片最大数量为基准，与实际生产中正常工作的芯片数量进行比较，并用百分比表示。也就是说，良率就是投入数量与最终产出合格品数量之间的比例。

良率越高，生产效率就越高，企业的销售额和利润也会随之提升，因此在半导体产业中提高良率极为重要。由于半导体由微细电路构成，制造过程中任何一个环节的缺陷或问题都会对产品造成致命影响。

因此，要获得高良率，就必须有高精度的工艺设备、洁净的无尘室环境，以及稳定可靠的工艺条件等多方面的保障。

半导体的良率主要可以分为 Fab 良率、EDS 良率、组装良率，以及组装后最终测试 (Final Test) 良率。

•Fab 良率：表示晶圆 (Wafer) 投入与产出的片数比率。

•EDS 良率：表示整体芯片数量中正常工作的芯片比例。通常在半导体产业中，所说的“良率”就是指 EDS 良率。EDS 测试中被判定为正常的芯片越多，对收益的贡献就越大。

•组装良率：表示所有芯片中，能够被正常封装/组装完成的比例。

•Final Test 良率：指在全部完成组装的芯片中，能够满足正常运行和规格要求的芯片比例。

在半导体行业中，“良率”通常是指 EDS 良率。在工艺完成后的晶圆上，使用 EDS 测试设备对芯片逐一测试，根据状态用代码（Bin Code）进行分类。良率优良的芯片通常被归类为 Bin1 + Bin2，其余芯片则被判定为 Fail 芯片。

由于 EDS 良率在整体价值中占比最高，因此企业会集中所有资源和能力，最大化地提升 EDS 良率。EDS 低良率的原因大致可分为参数失效（Parametric Fail）、系统性失效（Systematic Fail）和随机失效（Random Fail）。

•参数失效（Parametric Fail）：对良率提升最为致命，且具有晶圆局部区域性特点。对工艺波动极其敏感，测试条件也会显著影响良率。大多数情况下，原因来自于设计缺陷或器件性能不足，常见于新产品的早期阶段。

•系统性失效（Systematic Fail）：多数与工艺裕量不足有关，属于工艺性问题。失效区域会重复出现，通常在产品的初期量产阶段比较明显。

•随机失效（Random Fail）：由于设备内颗粒（Particle）或工艺过程中产生的缺陷（Defect）导致晶圆上随机出现失效芯片。

一般在产品生命周期（PLC）的成熟阶段，是需要最终解决的课题。因此，良率提升的改善顺序通常是：参数失效→系统性失效→随机失效。

异常处理流程：异常发现（现场）→原因分析（技术）→判定（工艺）→最终批准（品质）。

•晶圆厂良率（Fab Yield）：基本保持高良率，可以认为几乎没有波动。工艺不良、设备问题造成的破片（Broken Reject）、运输过程中的损坏等会对良率产生负面影响。

•EDS 良率：对损失和收益影响最大，从研发到量产阶段，影响良率的变量很多，因此良率波动幅度最大。对设计、工艺和设备极为敏感。

•组装良率（Assembly Yield）：良率变化几乎可以忽略不计。但在初期设计变更、环境因素、材料问题等情况下，可能会发生不良。

•最终测试良率（Final Test Yield）：在量产阶段的目标是保持高良率。同样可能受设计变更、工艺或材料变更的影响。组装后的芯片需要进行性能和功能测试，并根据质量水平分类至不同 Bin Code。

在量产过程中产生的晶圆或芯片不良，会经过异常处理流程，最终被报废（Scrap）或淘汰（Reject）。